【摘 要】
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超大规模集成电路(VLSI)设计工艺达到深亚微米(DSM:Deep Sub-Micron)领域时,互连线的影响日益突出,如串扰,延迟,噪声等,其中互连线延迟所引起的时序不收敛问题是当前所急需解
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超大规模集成电路(VLSI)设计工艺达到深亚微米(DSM:Deep Sub-Micron)领域时,互连线的影响日益突出,如串扰,延迟,噪声等,其中互连线延迟所引起的时序不收敛问题是当前所急需解决的问题.因此,准确地计算互连线延迟是集成电路设计优化迫切需要解决的问题.该文从三个不同的角度出发,分析解决互连线延迟的计算方法,同时对于所给出的算法分别给予实现和比较.最后,在此基础上,提出一种新的采用瑞利分布的互连线延迟度量,称之为互连线延迟的瑞利度量(RLD:Rayleigh-based Delay).该文的结果是与标准化协会指定的标准SPICE结果相比较,其结果十分接近.
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