随着集成电路制造工艺和设计方法的发展,集成电路的功能愈加丰富和强大。集成电路已经全面进入片上多核和众核系统时代。片上系统中众多的IP核对片上互联结构提出了更加苛刻的要求。由于带宽和扩展性的限制,传统的总线结构已经成为系统性能进一步提升的瓶颈。片上网络能够提供高带宽和良好的可扩展性,满足片上众核系统对片上互联结构的要求,因此在片上众核系统中得到了广泛应用,并成为片上众核系统的重要标志之一。自从集成电路工艺进入深亚微米时代,集成电路的可靠性问题变得越来越突出。设计者不得不“利用不可靠的器件构建可靠的系统”。片上网络的可靠性与片上系统的性能和可靠性直接相关。片上网络的故障行为将影响IP核间的数据传输,使得系统不能及时和正确地获得所需的数据信息,干扰系统的运行。因此,片上网络的容错设计是伴随片上系统发展的研究热点之一。实现片上网络的容错设计需要在电路中增加相应的电路,引入面积和功耗开销。同时,容错电路与被保护的电路一样存在可靠性威胁,因此容错电路还会引入故障。如何在保证可靠性的情况下,降低容错设计引入的开销是目前可靠性设计研究的趋势。本文在考虑容错电路引入的开销和故障源的背景下,针对深亚微米工艺片上网络的容错设计展开研究。主要目标是在充分保证可靠性的前提下,降低片上网络容错设计引入的面积开销以及性能损失。本文的主要研究内容包括三个部分:第一,本文对故障诊断和恢复方法的集成进行了研究,提出了一种跨层容错方法的设计模型。不同的故障诊断和恢复方法在保护对象、实施方法以及有效的故障类型方面有很大的区别。因此综合利用不同层次的故障诊断和恢复方法能够发挥他们之间的互补作用,提升片上网络整体的可靠性。本文提出的设计模型重点解决了跨层集成中遇到的三个问题:故障信息的传递、故障诊断和恢复方法的控制和配置以及故障诊断和恢复方法的调度策略。所以,本文提出的设计模型能够覆盖片上网络的所有模块并且涵盖了片上网络常用的故障诊断和恢复方法。根据实际设计场景的需要,通过删减设计模型中的不必要的、开销过大的故障诊断和恢复方法,可以得到容错设计方案。针对链路故障,本文应用提出的设计模型得到跨层容错方案并对不同的容错方案进行仿真实验。仿真实验证明,设计模型能够提出合理的提升片上网络可靠性的容错方案。第二,本文在考虑了纠错编码引入的故障源的背景下,对片上网络中使用纠错编码的方式进行了探索。在片上网络中,纠错编码单元根据布置方案插入数据通路,对信息进行保护。本文将受到纠错编码保护的数据通路抽象为干扰模型,并提出了路由信息和负载信息通过纠错编码保护的数据通路的可靠性的计算方法。计算方法能够根据路由器、链路、纠错编码单元的故障模型,得到路由信息和负载信息的正确率。随后,本文在典型场景下,对路由信息和负载信息的正确率进行理论计算。理论计算结果显示,增加纠错编码单元的数量并不一定能够持续提高数据传输的可靠性。计算结果还显示:对路由信息和负载信息应当分别应用不同的纠错编码布置方案。路由信息使用路由器到路由器的纠错编码布置方案;负载信息倾向于端到端的纠错编码布置方案,具体选择的编码方案与数据通路的设计、工作环境等因素有关。第三,本文提出了一种能够明显降低片上网络内建自测试对于系统性能影响的测试策略ESYTest。在片上网络中应用内建自测试能够对电路进行全面和细粒度的故障诊断。但是,内建自测试会将被测电路从网络中隔离出来,破坏网络完整性,降低网络性能。ESYTest通过充分利用网络中的空闲链路和资源,降低BIST对系统性能影响。ESYTest测试策略针对数据通路和控制逻辑提供不同的测试方案。对于数据通路测试,测试向量以数据包的形式在数据通路的空闲时隙注入到网络中。在控制逻辑测试的同时,将数据通路的控制信号锁死,利用容错路由算法使得数据包仍可沿着设定的方法通过被测路由器。在测试过程中,ESYTest保证了所有的IP核仍然能够访问片上网络,从而保持了片上众核系统计算能力完整。同时,通过优化路由器结构、容错路由算法和测试序列,ESYTest还保证了测试过程不会显著降低片上网络的性能,从而保证片上系统的性能不受明显损失。仿真实验的结果表明:ESYTest对片上众核系统的性能的影响可以忽略,因此可以显著提高测试频率,从而提高片上众核系统的可靠性。