高速高精度的数模转换器(DAC)是许多信号处理和通信系统至关重要的结构模块。电流舵型DAC由于自身结构的优越性成为了DAC设计者的首选。然而由于受到工艺偏差的影响产生的电流源不匹配以及高速情况下产生的时钟馈通和时序误差导致电流舵型DAC的性能受到了一定的制约。因此各种补偿和校准技术成为了设计者提高电流舵型DAC动态性能的主要方法。对电路建模是一种高速有效的设计研究方法,它既可以对电路进行辅助仿真,同时也可以对电路性能和参数进行研究,对电路的搭建和设计有一定的指导作用。因此本文以14位200MHz电流舵型DAC为对象,重点针对电流源的失配对DAC的动态范围影响这个问题,从对电路建模并采用数字自补偿技术对电路进行校准两个方面对提高DAC的性能的方法和技术进行了研究。首先,对DAC的原理进行了研究,具体的介绍和分析了常用的几种DAC的结构和优缺点,并对电流舵型DAC的三种结构进行详细的介绍、分析和比较。其次,本文重点分析了电流源的非理想因素产生机理和影响以及高速下数字时钟误差产生的来源,并分析了电流源失配对DAC的动态范围的影响。然后,针对这些失配,利用Verilog-A语言建立对应的模型,并将失配的电流源模型加入理想DAC模型中进行仿真分析,研究失配对DAC性能的影响,从而指导电路设计。针对电路失配,本文采用RSTC的DEM数字自补偿技术对电路进行校准,然后进行仿真验证。本文利用CADENCE, Verilog, Verilog-A, Matlab等EDA软件进行验证。电路整体采用数模混合仿真方式进行仿真,在输入时钟频率为200MHz,信号频率为0.9987MHz,14位理想DAC的SFDR为114dB；当电流源随机失配为0.1%情况下,DAC的SFDR为89dB。在0.1%的电流源失配电路中加入数字自补偿电路后,电路的SFDR为97dB,验证了其实用性。