本文以应用于中国移动多媒体广播射频调谐器的Σ-Δ小数分频频率综合器为出发点,从系统建模、性能优化、功能验证和电路设计四个方面对Σ-Δ小数分频频率综合器的设计进行了深入的研究。本文首先回顾了小数频率综合器的基本原理,并详细研究了Sigma-Delta调制的基本原理、设计考虑和常用结构。随后对电荷泵锁相环的线性模型进行了介绍,对其中的鉴频鉴相器(PFD)时域和频域模型进行着重论述,建立了使用分频比变化的小数频率综合器的时域频域模型,并用于获得PLL系统传输函数。本文之后给出了CMMB频率综合器的设计指标,设计了一套完整的四阶PLL参数优化方案,并在理论模型的基础上运用作者编写的一套PLL辅助设计程序,在保证动态特性、相位噪声的前提下对芯片面积进行了参数优化设计。本文还设计了小数频率综合器的动态行为级模型;利用动态模型给出了不同高阶数字Sigma-Delta Modulator的性能比较,并确定了最终的系统设计方案;对设计的整体环路进行了功能验证并模拟实际电路工作过程对环路特性进行了仿真,得到时域和频域响应结果。本文还利用Matlab和Modelsim的联合仿真对数字电路进行了设计,对反馈回路进行了仿真,并最终用SMIC 0.18μm 1P6M CMOS工艺实现了包括SDM、计数器和控制电路的小数分频频率综合器核心数字电路。仿真结果表明,本文设计的频率综合器所采用的片内三阶无源环路滤波器中的总电容值约为230pF,在满足CMMB系统指标的同时达到了芯片面积的优化设计。