移动通信是通信领域中最具发展前途的一种通信方式。在下一代移动通信系统中,为了满足移动用户对高速、宽带数据传输业务不断增长和更高质量的要求,需要对现有物理层的关键技术作进一步的改进、完善和实用化,例如在信道编码方面,LDPC码以其优异的纠错性能和高效的迭代译码算法重新成为编码界的研究热点,并拥有广泛的应用前景。QC-LDPC码是通过基于基础矩阵循环移位得到的一种结构性的LDPC码,这种特性使得其编码器和译码器的设计都相对简单,可以有更高的并行度和译码吞吐量。本文介绍了几种经典的LDPC编译码算法,编码算法中重点介绍了Efficient编码算法。在深刻理解消息传递算法的基础上,对概率测度BP译码算法、对数似然比测度的BP译码算法、修正最小和译码算法进行了介绍,并且基于FPGA硬件实现的角度对不同调度的译码算法进行了分析,得出了后续设计所采用的译码算法。整个FEC硬件架构完成了编码、加噪、量化、译码等功能。针对特定结构的QC-LDPC码,采用了Efficient编码算法完成了信道编码过程,编码设计中采用了两帧码字乒乓操作,提高了编码效率。采用特定的随机数生成算法生成了随机数,模拟AWGN信道利用随机数完成了加噪过程。根据特定的量化表将加噪后的4bit值量化为nbit值作为LLR值输入译码器,译码器的设计是基于水平分层的修正最小和译码算法完成的,综合考虑采用的Stratix IV EP4SGX530芯片的资源和时钟限制、设计要求等因素,译码架构中含有四个译码器内核,每个译码器内核完成了两帧码字的间插分层译码。最后整个FEC架构完成了吞吐率为3Gbps,时钟为250MHz,带宽为12 bit,固定最大译码迭代次数为14次的设计。