数字芯片设计中通常会在最小工作电压上添加电源电压保护带,即留有一定的电压余量以确保芯片在最坏情况下仍能正常工作。然而,实际工作中,最坏情况较少发生,芯片增加电压保护带却带来了额外的功率消耗。针对上述情况,一种有效的解决方案是采用自适应时钟技术在电压降产生的时候立刻调节时钟频率以降低电压降产生的影响,从而降低电源电压保护带、提升芯片能效。基于上述方案策略,本文完成了基于电压降监测的自适应调频系统设计——通过监测路径的时序情况来监测电压降的产生,然后再根据反馈的电压预警信号调节系统时钟频率。本文主要工作和创新如下:1)提出“可配置监测路径+延迟线采样”的电压降监测方案,解决了振荡环监测方案中工作频率范围受限、量化误差较大的问题。该方案采用与非门作为延迟单元,减小了延迟线级数从而简化电路结构、减小电路面积。2)利用延时锁相环生成不同相位的时钟,通过不断在时钟之间切换从而实现了单个周期响应时间的快速降频电路,该电路可以在700 MHz到2 GHz频率范围内稳定工作,具有一定的抗干扰能力,电压波动超过80 m V/10 ns时延时锁相环才会失锁。3)提出无毛刺时钟切换的方案,解决了在降频时钟和原时钟之间切换时可能产生毛刺的问题。本文采用SMIC 28 nm工艺进行设计,监测电路的面积为45×44μm~2,调频电路的面积为100×150μm~2。仿真结果表明,监测电路输出编码随电压变化呈现良好的线性度,电压灵敏度达到5 m V/1 bit,通过配置阈值可以监测不同幅度的电压降,且不会对频繁出现的低于此阈值的小电压波动作出反应;调频电路能够在一个周期的时间内完成对电压预警信号的响应,并且将系统性能损失控制在9.1%和16.6%之间,降频时钟抖动相当于时钟周期的4.2%。