集成电路进入到纳米级工艺后,芯片的可靠性问题已经成为电路设计者最为关心的问题之一。随着半导体技术的发展,晶体管特征尺寸的不断缩小,供电电压的不断降低,导致电路的节点电容不断减小,从而使电路节点的逻辑状态发生翻转所需要的临界电荷(Critical charge)也随之降低,电路越发容易受到封装材料中掺杂的钍和铀发生放射性衰减产生的α粒子以及宇宙射线中的中子引起的单粒子效应的影响。随着芯片集成度的提高,由辐射效应引起的单粒子效应在集成电路中已经越来越明显,严重影响了集成电路的可靠性。针对上述问题,本文深入了研究了一些集成电路抗单粒子效应加固设计方法,主要工作如下：1、介绍了辐射环境的相关知识和辐射效应分类,以及国内外关于集成电路抗辐射的研究现状。详细的讨论了辐射三大效应之一的单粒子效应,并阐明了单粒子效应的机理、分类及其电路故障模型。在电路级重点分析了单粒子效应中单粒子翻转和单粒子瞬态导致集成电路发生软错误的原理。2、针对存储单元中的锁存器容易受到单粒子翻转的影响,导致电路发生软错误的现象,总结了国内外学者提出的抗单粒子翻转加固锁存器设计方案。并分析了各种加固方案的设计原理,比较了其优缺点。为了克服现有方案的不足,本文提出了一种新型的采用了门控时钟技术的抗单粒子翻转加固锁存器结构。在45nmCMOS工艺下的仿真结果表明,提出的方案不但具有较低的性能开销,而且具有快速的软错误自恢复能力。3、随着半导体工艺的不断缩放和供电电压的降低,来自上游组合逻辑传来的单粒子瞬态对电路软错误率的影响越来越显著。为了提高电路的可靠性,本文采用脉冲过滤技术和冗余采样技术,提出了一种能同时具有抗单粒子翻转和抗单粒子瞬态能力的加固锁存器结构。在45nm CMOS工艺下的HSPICE仿真结果表明：提出的加固锁存器工作在透明模式时,能有效的屏蔽组合逻辑传来的故障脉冲；工作在锁存模式时,其任意一个内部节点或输出节点发生单粒子翻转后具有快速自恢复能力。同其他抗单粒子翻转和单粒子瞬态的加固方案相比,提出的方案不仅具有很好的鲁棒性,而且受到温度和工艺偏差的影响较小,具有较好的稳定性。