高速串行计算机扩展总线标准(Peripheral Component Interconnect Express ， PCIe)作为第三代高速串行IO总线，与过往的总线相比，能以较低成本实现极高的传输速率，正取代其余总线成为局部总线工业标准，在计算机和通信领域得到广泛应用。PCIe总线采用3层架构，其中物理层作为最底层，可进一步细分为物理编码子层(Phycial Code Sub-layer，PCS)和物理媒介适配层(Phycial Media Attachment，PMA)。PCS层作为物理层的数字逻辑部分，实现物理层对于传输数据的逻辑处理，在PCIe系统设计中有重要地位。本文基于PCIe3.0协议，设计了一款PCS电路，支持8GT/s(GigaTransmissionpersecond，千兆每秒)传输速率，同时支持5GT/s和2.5GT/s传输速率，向后兼容PCIe2.0和PCIe1.0协议。
　　在全面研究PCIe协议的基础上，本文对PCIe总线原理进行介绍，包括拓扑结构、事务类型以及设备层次，并着重阐述物理层原理，依据数据传输方向，从发送和接收路径两方面进行展开，为后文设计做下铺垫。整体PCS电路分为3大结构，分别为数据结构、时钟结构和复位结构。PCS层具备的主要功能及特性概括为：16位内部处理位宽、可配置PIPE接口位宽、8b/10b和128b/130b编解码、数据边界对齐、采用弹性缓冲器实现时钟偏移补偿以及支持Loopback测试环路。
　　采用VCS+Verdi组合仿真调试软件，使用UVM验证平台对主要模块进行功能验证，并基于商用验证IP(Verification IP，VIP)搭建系统验证平台进行整体传输验证。采用DesignCompiler综合工具，SMIC40nmCMOS工艺，在500MHz时钟频率下，对电路进行综合。电源电压为1.1V，温度为25℃，电路面积为16935μm2，功耗为2.99mW。基于实际应用，提出3种测试方案，并采用伪随机二进制序列(Pseudo-Random Binary Sequence，PRBS)对传输误码率进行测试。软件仿真验证结果表明设计符合PCIe3.0协议要求，该PCS层电路可联立PMA电路组成分立物理层芯片，应用到PCIe相关设备开发。