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本文介绍一种400MS/s 8bit高速逐次逼近型模数转换器(SuccessiveApproximated Register Analog-Digital Converter, SAR ADC) 。与传统SAR ADC每个时钟周期输出1比特数据(1b/cycle)相比,本文采用的架构每个时钟周期输出两比特数据(2b/cycle)。为了实现2b/cycle SAR ADC,本文采用了两套电容阵列：主数模转换器(Main Digital-Analog Converter, M-DAC)和辅助数模转换器(Auxiliary DAC, AUX-DAC),其中M-DAC用来采样输入信号和实现逐次逼近逻辑,AUX-DAC则用来产生实现2b/cycle所需要的比较参考电压。M-DAC采用了顶极板采样的方式,与传统底极板采样相比,采样电容数目减少1/2,由于2b/cycle的架构优势,最后两位结果可以直接输出,而不需要给电容阵列建立,采样电容的数目可以在原来的基础上再缩小1/2,则总采样电容的数目只有传统结构的1/4。M-DAC还采用了拆分(Split)电容的方法,保证了在比较转换的过程中输入信号的共模电平不变。AUX-DAC在工作过程中,保证了单向的开关切换时序,极大的减小了电容的开关切换功耗。本文提出的架构中使用了内插预放大电路,可以将输入信号和比较器隔离开,减小比较器回踢噪声的影响。为了进一步提高SAR ADC的工作速度,本文采用了交替工作模式比较器,即每个时钟周期采用不同组的比较器,与传统结构相比,可以大大简化数字逻辑控制电路,缩短其延时,比较器的输出结果可以直接送给电容阵列建立。由于本文的架构中使用了多个比较器,比较器的失调会严重降低系统的性能,因此采用了数字前台校准技术对每个比较器的失调电压进行校正。本文设计的SAR ADC采用TSMC 65 nm工艺进行流片,有效芯片面积为340μm×260μm。版图后仿结果表明,在400 MHz采样速率下,信号噪声谐波失真比(SNDR)和无杂散动态范围(SFDR)分别达到48dB和58 dB,功耗为5.6mW, FoM为67fJ/Conversion-step。