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保证通信中信息的准确性的关键技术之一就是信道编码技术。LDPC码作为目前最接近香农极限的码字受到了众学者的追捧。与实际的需求相比，LDPC码的编译码器吞吐量一直受到硬件资源的限制，吞吐率难以得到进一步的提高。如何使用有限制的硬件资源实现拥有尽可能高的吞吐量的LDPC码编译码器是LDPC码在实际应用过程中必需要面对的问题。本文提出了一种分层自适应归一化最小和(Layered Adaptive Normalization Min-Sum,LANMS)算法，并针对现有问题设计了IEEE802.16e标准下的(2304,1152)LDPC码的编译码器，在200MHz时钟下可以完成编译码功能，并且达到大于400Mbps的吞吐量的预期目标。
首先，本文介绍LDPC码的理论，并将LDPC码的编译码算法过程用数学公式的形式推导，同时给出不同参数下LDPC码的译码性能。通过比较数学公式的不同分析最小和算法与置信传播算法有差距的原因，并探寻补偿这种差距的方法。
其次，对几种经典的软判决译码算法及其改进算法进行了推导与分析之后，根据不足之处提出了一种改进的分层归一化最小和(Layered Normalization Min-Sum, LNMS)算法，这种算法对不同迭代次数和不同层数的更新后校验信息乘以不同的归一化因子，归一化因子通过蒙特卡洛算法计算得出，不同信噪比下采用同一归一化因子，使更新后的校验信息更接近于置信传播算法中求出的更新后校验信息，与分层归一化最小和算法相比在不增加运算复杂度的情况下提高了译码性能。
最后，硬件设计了针对IEEE802.16e标准下的(2304,1152)LDPC码编译码器并对其FPGA实现。在编码器的硬件设计过程中，通过比较三种编码算法的运算复杂度最终选定IEEE802.16e标准LDPC码的双向递归编码算法作为编码方案实现编码。在译码器的设计过程中，通过仿真与分析比较几种软判决译码算法的性能与运算复杂度，最终选择归一化因子为0.75的分层归一化最小和算法，初始信息量化位宽为7比特，量化范围为(-5,5)的方案实现译码。之后完成编译码器的VerilogHDL程序编写并使用ModelSim对编译码器进行电路仿真与综合，仿真结果正确，在时钟频率为200MHz的情况下，编码器吞吐量达到28.8Gbps，译码器吞吐量达到470.2Mbps，达到预期吞吐量大于400Mbps的要求。
首先，本文介绍LDPC码的理论，并将LDPC码的编译码算法过程用数学公式的形式推导，同时给出不同参数下LDPC码的译码性能。通过比较数学公式的不同分析最小和算法与置信传播算法有差距的原因，并探寻补偿这种差距的方法。
其次，对几种经典的软判决译码算法及其改进算法进行了推导与分析之后，根据不足之处提出了一种改进的分层归一化最小和(Layered Normalization Min-Sum, LNMS)算法，这种算法对不同迭代次数和不同层数的更新后校验信息乘以不同的归一化因子，归一化因子通过蒙特卡洛算法计算得出，不同信噪比下采用同一归一化因子，使更新后的校验信息更接近于置信传播算法中求出的更新后校验信息，与分层归一化最小和算法相比在不增加运算复杂度的情况下提高了译码性能。
最后，硬件设计了针对IEEE802.16e标准下的(2304,1152)LDPC码编译码器并对其FPGA实现。在编码器的硬件设计过程中，通过比较三种编码算法的运算复杂度最终选定IEEE802.16e标准LDPC码的双向递归编码算法作为编码方案实现编码。在译码器的设计过程中，通过仿真与分析比较几种软判决译码算法的性能与运算复杂度，最终选择归一化因子为0.75的分层归一化最小和算法，初始信息量化位宽为7比特，量化范围为(-5,5)的方案实现译码。之后完成编译码器的VerilogHDL程序编写并使用ModelSim对编译码器进行电路仿真与综合，仿真结果正确，在时钟频率为200MHz的情况下，编码器吞吐量达到28.8Gbps，译码器吞吐量达到470.2Mbps，达到预期吞吐量大于400Mbps的要求。