随着云计算技术的产生以及应用普及，为了处理庞大的数据信息交换，传统的以太网交换机已经渐渐地不能满足目前的技术和服务要求。下一代数据核心交换产品需要能够提供庞大的信息处理能力和持续的带宽升级能力。随着通信业务量的增加，每块单板处理的数据流量增加，单板设计复杂度也会相应增加，单板层数也会增加，从以前的十几层逐渐增加到现在的二十层以上，单板的PIN引脚会增多，器件的走线密度也会越密，另外，单板数据信息处理运行速度的提高，导致时钟信号频率也越来越高，这些都会让时钟信号的干扰现象更严重，会对单板正常的工作提出了挑战。为了保证单板的各项指标能正常工作，需要各项专业测试对其进行验证，其中很重要的一项是时钟应力测试，它是验证单板的容错、容差能力所必不可少的环节。时钟相位抖动、频率精度和相位拉偏容限是衡量产品稳定性能的关键指标。因此我们设计了满足测试需求的时钟拉偏测试板，该测试板能实现输出LVDS、HSTL、LVTTL、LVCMOS电平的时钟信号，时钟信号比较“干净”，无大的抖动、毛刺、过冲、台阶等不良现象；同时具备信号触发延时和相位偏移的功能。设计最大时钟输出频率600MHz，基本满足绝大多数单板对时钟信号的测试要求。测试单板上的时钟转换芯片选择ADI公司（Analog Devices Inc.，美国模拟器件公司。）的时钟转换器AD9558芯片。该芯片能提供四路输入六路输出的时钟端口，基本能满足在绝大多数应用场景下的设计需求，芯片输出信号能实现完全可编程，并且能使抖动衰减。该芯片广泛适用于有线通信领域，包括同步以太网（SyncE）和同步光纤网络（SONET/SDH），该芯片能够将任何标准输入频率转换为352Hz到1.25GHz的任何标准输出频率。该新型时钟转换器优于传统的PLL（锁相环）设计，因为不需要添加昂贵的VCXO（压控晶体振荡器）。另外，AD9558支持异步映射和解映射等自适应时钟应用，能够使输出频率可以在标称输出频率的±100ppm范围内动态调整，而不需要手动中断内部的DPLL（数字锁相环）。根据最后的测试单板性能调试，可以确定时钟拉偏板能实现输出LVDS、HSTL、LVTTL、LVCMOS电平的时钟信号，能接收LVTTL、LVPECL、CML、LVDS电平信号，能够实现1～65535ms的时钟信号触发延时，能实现0～360度（即0ps～5×108ps）的时钟信号相位偏移，能够实现最大600MHz频率的时钟输出，能够实现步进最小为1Hz的时钟频率更改。时钟拉偏测试板是具有创新意义的设计方案，凭借时钟拉偏测试板，工程师们可以高效、方便的测试单板的可靠性和稳定性，能够为开发单板赢得宝贵的时间，加快开发的速度，具有重要的理论和应用价值。