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串行/解串器(Serializer/Deserializer,缩写SerDes)是数据传输中的收发机功能模块。互联芯片间传输串行数据时,是通过SerDes在每个方向上转换串行数据与并行端口之间的传输,反之亦然。它通常应用在高速数据通信系统中,弥补有限的输入/输出端口数,在差分线上传输数据,提高了数据抗干扰能力,减少I/O引脚和互联线。SerDes互联技术是当今主流的数据传输方式。本文设计了两倍过采样,数据对齐与数据解串,采样时钟的相位检测,二阶数字滤波器,数据编码,以及DAC与PI电路模块。具体研究工作包括以下几个方面:1、使用两倍过采样方式设计采样电路,实现对差分数据的过采样,使采样数据包含时钟信息。对每连续的两个数据位捕获四个采样值,两个边沿信息和两个数据信息,用来恢复同步时钟。为了把差分数据转换为单端数据,增加了一个双端数据到单端转换的电路,采用特殊的Latch电路结构。为了克服对数据的亚稳态采样,增加了二级采样模块。使用Hspice仿真验证过采样电路功能,利用Spectre仿真验证二级采样结构能克服亚稳态采样。2、为实现对采样数据的并行处理,设计专用的数据对齐(Alignment)与数据解串器(Deserializer)电路。通过数据对齐电路,对采样得到的两类数据,即数据信息和数据边沿信息,分别进行数据对齐。数据对齐后经过两级特殊的DEMUX电路,即DEMUX 2:4与DEMUX 1:5,数据信息与数据边沿信息分别转换为并行的20位数据。使用Hspice仿真验证了数据对齐与DEMUX电路,数据速率在2.5Gbps下可以正确解串。并通过了NC-Verilog对FT-Ser Des系统的混合仿真。3、通过设计相位检测二阶数字滤波器,利用采样数据中包含的时钟信息,提取同步时钟。建立二阶数字滤波器的数学模型,并使用Matlab验证模型性能,使其满足Jury criteria[1][2]稳定三角形,实现二阶数字滤波器在阶跃响应下稳定。在电路设计实现上,使用Bang-Bang[3][4]算法检测时钟的相位,判断采样时钟的相位是超前还是滞后于数据中心点的位置。通过Vote Majority(多数投票机)比较相位检测的结果。使用FSM(状态机)对Vote Majority的输出进行积分处理(循环加减),得到采样时钟相位与理想时钟相位的量化误差。通过NC-Verilog混合仿真验证,实现了时钟相位的跟踪,正确接收到了数据。4、采用数据编码电路,实现对二阶数字滤波器输出量的转换,控制DAC与PI(Phase Interpolation)[5][6][7]。通过设计专用的编码电路,把10bit量化误差转换为3组共27对差分数字控制信号。控制DAC的精度和参与插值的8相时钟的选择,选择相邻的两相时钟进行插值。使用Spectre仿真验证了编码电路的功能。5、在调整采样时钟的相位与数据中心点的位置中,通过使用DAC控制PI电路,实现时钟相位的前后调节。设计以电流源控制的专用DAC电路,转换精度为4bit,分辨率为LSB?1/16。INL(积分非线性)与DNL(差分非线性)的值分别为,-3LSB?INL?2LSB,-0.5LSB?DNL?0.5LSB,满足DAC转换的单调线性。设计PI电路,对选择的两个时钟进行相位插值,得到的时钟是两个时钟的加权和,即输出时钟的相位在两个输入时钟的相位之间。相位插值的动态范围覆盖整个时钟周期。参与插值时钟的权值系数a,b,满足a?b?1,相位调节的精度约等于2.8°。使用AMS混合仿真器,对DAC与PI整体验证仿真,实现了插值时钟相位变化的单调线性。