随着现代通信技术的不断发展,作为通信芯片中数据接收端的关键模块,时钟数据恢复电路的设计亦随之日趋重要。现今,在一些高速点对点通信网络中,数据率已经达到近100Gbps,要保证在如此高的传输速率下仍能够准确通信,高性能时钟数据恢复电路的设计俨然已成为其继续前行的瓶颈之一。本课题设计了一种用于高速通信的时钟数据恢复电路,流片工艺选取华虹宏力0.35μm BCD工艺,该电路具有快速锁定,低抖动且无错锁的性能特点。本课题设计的电路是基于电荷泵锁相环结构得以实现的,该电路采用了一个双环路结构,分别是用于快速锁定的PLL环路和对数据进行时钟恢复的CDR环路。PLL环路的输入参考时钟为16MHz~33MHz,CDR环路接收的数据传输速率为160Mbps~330Mbps。其工作原理是,PLL环路在芯片上电后先工作,并快速将压控振荡器的输出频率锁定至参考时钟频率的十倍,而后,通过一个锁定检测模块检测到电路的这一状态,并输出一个控制信号,控制电路切换至CDR环路,开始对输入的随机数据进行时钟数据恢复,同时输出一个低抖动的时钟信号。为减小芯片面积,本课题的电路采用了模块共用的设计思路,两个环路共用了电荷泵(CP),环路滤波器(LF)和压控振荡器(VCO)三个模块。不同点在于,PLL环路采用了一个鉴频鉴相器(PFD)对输入参考时钟和反馈时钟进行鉴频与鉴相,CDR环路则采用了一个Hogge鉴相器进行鉴相和对输入数据进行时钟数据恢复。此外,PLL环路的反馈时钟是压控振荡器的输出经由十分频之后产生的,而CDR环路则是压控振荡器的输出直接作为环路的反馈时钟。在电路设计前,使用Simulink对环路进行建模仿真,确定了详细的环路参数,并在Cadence中使用Verilog-A模型与部分实际电路结合仿真,相互印证,确保了系统的稳定性。电路设计时着重对电荷泵电路和压控振荡器进行了优化,在设计电荷泵时,通过采用共源共栅结构,加大MOS管面积,设计抑制电荷共享模块的方法,减小了电荷泵电路中的各种非理想特性;在设计压控振荡器时,通过设计额外的电源抑制电路,加大结点电容等方法,提高了输出的抖动性能。本课题最后设计得到的PLL环路最长锁定时间不超过15μs,切换至CDR环路工作的最长时间为64μs。CDR环路稳定工作后,在电源加峰峰值150mV,频率1MHz纹波扰动的情况下,当数据传输速率为160Mbps时,输出时钟最大抖动54ps,当数据传输速率为330Mbps时,输出时钟最大抖动57ps。