随着半导体的工艺尺寸不断缩小、电路设计的规模越来越大,计算机系统的核心部件——处理器,尤其是高性能通用处理器,正面临着高可靠性、高质量、低成本以及更短的产品上市时间等日益严峻的挑战。与此同时,处理器的测试变得越来越困难,测试的成本也在不断升高。为了降低处理器芯片的测试难度,降低芯片的测试成本,并缩短产品的上市时间,必须在设计阶段加入可测试性设计(Design For Testability,DFT),来提高芯片的可测试性。保证测试质量、降低测试成本是DFT设计所追求的两个重要目标。然而,一方面,集成电路规模的不断增加导致测试数据量迅速膨胀;另一方面,进入深亚微米阶段,各种与时延相关的故障变得越来越突出,相比传统的固定型故障测试,时延测试的向量个数明显增多,也加剧了测试数据量的膨胀,进而导致测试成本的增加。因此,如何利用测试压缩技术有效地降低测试数据量,已经成为测试领域普遍关注的一个问题,测试压缩技术也成为DFT设计的一个重要内容。本文研究了当前主流的处理器芯片采用的各种可测试性设计方法,并结合一款高性能通用处理器介绍了这些DFT方法的具体应用以及在实际应用中的关键问题;在测试压缩方面,本文主要针对测试激励数据,系统介绍了测试压缩领域的研究成果,在此基础上提出了一种基于组合电路的解压缩电路设计方法,并通过在一款通用处理器IP核上的实验对广播式扫描结构的压缩效果进行了评估。本文的主要工作包括:1.结合在处理器上的工业应用,对各种DFT方法进行了综述。包括内部扫描设计、内建自测试、测试点插入、边界扫描设计等,并对DFT技术的一些热点问题进行了总结和分析;2.介绍了在一款高性能通用处理器芯片中各种DFT技术的应用。结合工程项目中的具体问题,采用了有效的可测试性解决方案,并针对不同类型的故障产生了测试向量。实验结果表明通过结合多种DFT方法,该处理器设计获得了较高的故障覆盖率;3.提出一种基于组合电路的测试压缩方法。本文对研究领域提出的各种测试压缩方法进行了深入分析,提出一种用组合电路实现解压缩电路的方法,只需少量的外部输入管脚,可以驱动大量的内部扫描链。这种方法利用确定性测试向量中存在的大量不确定位(X位),采用对测试向量进行扫描切片划分和兼容赋值的思想。实验结果表明,对于ISCAS89基准电路,所提出的方法能够达到90%以上的测试数据压缩率。同时,能结合大量扫描链的设计,有效地降低测试时间;4.通过在一款通用处理器IP核上的实验证实了一种典型的测试压缩结构——广播式扫描结构在应用中的高效性。