数字逻辑电路可以分为组合逻辑电路和时序逻辑电路。而对时序逻辑电路的研究一般以有限状态机（Finite State Machine，FSM）为模型，并且如何实现电路面积减少一直是FSM优化的一个重要目标。在FSM面积优化中，一旦状态编码长度确定后，寄存器的数量也就确定了，因此FSM的面积主要取决于它内部组合电路的面积。本文在分析了现有的有限状态机面积优化方法的基础上，提出了基于双逻辑综合的状态分配的面积优化方法，状态分配通过遗传算法(GA)实现。此外，本文也对双逻辑综合下的FSM组合电路的功耗优化进行了讨论。　　在基于双逻辑综合的FSM电路面积优化方面，本文利用多数覆盖及引入乘机项之间的位操作，来构造出衡量FSM组合电路面积的成本函数，指导遗传算法来完成适合双逻辑综合的FSM的状态分配。提出的算法用C编程实现，并用MCNC标准电路进行了测试。实验结果表明，相比于单一的布尔逻辑，采用双逻辑综合后，可使多数 FSM测试电路面积得到进一步优化。　　在基于双逻辑综合的FSM电路功耗优化方面，本文对 RM逻辑中XOR门的功耗估算模型进行了讨论，在分析混合极性RM逻辑中不同变量取值对信号跳变程度的影响基础上，利用遗传算法(GA)搜索使电路内部节点跳变信号较少的输入信号极性组合，实现FSM组合电路中RM逻辑功耗的优化。实验结果表明，相比于传统布尔逻辑，所采用的方法在功耗优化方面有一定的提高。