锁相环应用的多样性使其在各芯片系统中无处不在,例如作为时钟生成器产生数字电路工作所需的方波信号、或在通信系统中用来进行频率调制与解调。本文所设计的锁相环应用于背光芯片,该系统要求锁相环具有较短的锁定时间和较低的时钟抖动,抑制时钟抖动需尽可能的减小带宽,而较窄的带宽设计使得锁定时间延长,针对以上问题本文给出了合理的电路解决方案。本次设计采取自顶而下的设计流程,在分析锁相环基本模块原理与功能的基础上,利用建立的锁相环行为级模型,逐步设计出能够降低锁定时间的拓补电路方案,并设计锁定检测电路以验证该方案的效果。基于Magna Chip 0.18um工艺,使用cadence软件,设计出各模块的实际电路,通过大量仿真验证了锁相环环路的可靠性,实现了电源电压为1.6V、输入时钟频率范围4MHz～12MHz、反馈分频比范围2～15、输出频率范围在24MHz～60MHz内的锁相环环路,在不同的工作条件下,用于加速环路的拓补电路的加速效果约为40%,在典型工作条件下输出的Period Jitter为输出时钟周期的0.16%。此外,为整个环路设计了基准电流模块,提供了随温度不敏感的基准电流,输出电流随温度的变化不超过室温电流的1.5%。最后探讨了版图匹配技术,并绘制环路中模拟电路模块的版图。