对数字电路日趋提高的可靠性要求和高性能要求，使得人们不仅要保证数字电路逻辑功能的正确性，还要不断提高数字电路的逻辑运算速度。时滞测试是保证高速数字电路时间特性正确性的一项关键技术，因而越来越引起人们的重视。本文就数字电路的时滞可测性和可测试性设计进行了讨论。首先从特殊的两级电路，ETG PLA，着手进行可测试性分析。ETG PLA是一种逻辑功能测试向量产生复杂度与乘积线数成正比的两级电路。在ETG PLA的特性和研究门时滞故障可测性的判断条件基础上，本文证明了ETG PLA中所有的门时滞故障都是强键可测的或有效非强键可测的，并表明ETG PLA对于时滞测试来说，测试向量也是容易产生的。在基于通路时滞故障模型的分析中，发现ETG PLA中存在通路时滞故障既不是强键可测的，也不是有效非强键可测的。并且最近实验结果表明，一般的电路中大量的通路时滞故障既不是强键可测的，也不是有效非强键可测的。而时滞可测试性设计是改进电路时滞故障可测试性从而提高电路可靠性的一项关键技术。本文的另一工作就是讨论组合电路的延迟可验证设计。作为时滞可测试性设计的一个目标，延迟可验证这一特性足以保证电路时间特性正确性。本文提出了一种新的通过增加少量输入线进行两级电路延迟可验证设计的方法，并给出了设计算法。在SUNSPARC 10上实现该算法后，实验结果表明，该算法带来的硬件开销平均为3.4％，是国际上同类方法要求的硬件开销的1／3左右。经过该算法得出的延迟可验证的两级电路的多级实现表明，延迟可验证设计使得电路中元的数目平均仅增加18.1％。在实现了上述算法后，本文工作的另一部分是将该实现该算法的软件和我所在的课题组近十年来在集成电路逻辑设计和测试方面积累的一些实验性软件进行集成化，并包装为一个用户界面友好的软件包。