随着高速数字电路和高集成度芯片技术的飞快发展,导致电路中的信号完整性问题日益突出,这些问题给系统硬件设计带来了更大的挑战。高速互连系统的设计必然要面对反射、串扰、误触发、阻尼振荡以及互连延迟引起的时序等信号完整性(Signal Integrity,简称SI)问题。因此在高速互连系统设计中能否处理好系统的信号互连,解决信号完整性问题,是系统设计成功的关键。从而使得对高速互连结构进行快速、准确、有效的建模和仿真分析变得极为重要。本文主要对高速互连设计中的信号完整性问题作了理论研究与实际的仿真分析。首先在阐述传输线理论的基础上,详细分析了反射和串扰形成的机理,同时也通过仿真,分析互连参数变化对串扰的影响,总结出减小串扰的措施。其次对差分互连线的传输特性进行详细的理论分析,并对其信号完整性性能进行了仿真分析。然后结合三维全波电磁仿真软件及高频电路仿真软件分别在频域和时域上对高速互连设计中单端及差分不连续的情况,如走线拐弯、过孔及不完整地平面的信号完整性性能进行了详细的研究,总结高速单端及差分互连的不连续性的信号传输特性,为高速互连的不连续性提供优化设计准则。最后讨论了高速互连系统中常见的公共时钟同步和源同步电路时序分析方法,推导出各自所满足的时序方程。并结合一嵌入式系统的设计实例,对其关键网络进行了时序的仿真分析,验证了时序约束条件。