由于现代通讯系统、便携式消费电子和汽车电子等应用领域的不断拓展,研发高性能、低功耗、低成本的嵌入式模数转换器(ADC)成为当今模数转换器设计的一个重要方向。将嵌入式模数转换器作为外设和其他模拟电路与DSP的内核集成在一个芯片上,这样就既可以节省封装及测试成本,同时也提升了系统的可靠性。本文在总结了嵌入式条件下模数转换器的特殊要求后,完成了一个基于嵌入式应用的10-bit、3.3V、2MHz的逐次逼近型ADC的设计。在系统设计方面,本文采用电压按比例缩放和电荷按比例缩放混合结构,提高了速度、减小了面积。与此同时本文运用两种逐次比较的思想实现设计:其一,比较器的一端是不变输入采样,而另一个输入端则是按比例缩放后的参考电压,按这种方式来逐次搜索;其二,比较器的其中一个输入端是恒定不变的参考电压,另一端是输入采样与按比例缩放后参考电压叠加的结果,以此来做逐次搜索。仿真结果表明,电路速度快,线性度高。在电路实现方面,级联的比较器中大量引用了开关电路,在时钟控制下,它能使电路在工作和省电模式之间转换,从而减少了不必要的功耗。此外,本文还综合使用了输入失调校准和输出失调校准技术,用以保证了整个转换器的精度。与此同时,论文中还就电容、电阻失配对数模转换器(DAC)的非线性的影响进行了讨论,并且由此提出了提高DAC性能的设计原则。利用Cadence对电路进行了设计,并使用Hspice和Matlab对电路进行了系统仿真,其结果表明:ADC模块的整体静态功耗为3.16mW,在2MHz的采样频率时,对于44.8kHz的正弦信号,仿真具有69.3dB的SFDR,58.7dB的SNR,有效分辨率为9.46-bit,最大微分非线性和积分非线性分别为0.9LSB和1.28LSB,满足预期的设计要求。根据混合信号集成电路版图设计规则,完成了逐次逼近模数转换器核心电路的版图设计,版图面积为0.69mm×1.23mm,整个DSP芯片版图的面积为5.73mm×5.79mm。该芯片采用TSMC 0.18μm、1.8/3.3V、单层多晶、六层金属的CMOS工艺实现,测试结果满足预期设计要求。