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跳频技术以其优秀的抗干扰和抗截获能力,成为现代通信中重要的一种通信方式,传统的跳频实现都是基于LVDS电平接口完成转换器与可编程逻辑芯片之间的数据传输,但是随着用户对数据类型和数据量需求的增加,传统的实现方式已经不能满足其需求。随着电子信息技术的发展,CML电平逐渐取代传统的LVDS电平应用于高速转换器的接口中,对高速接口的研究也从高速并行转换到高速串行上。基于CML电平的高速串行JESD204B接口,因其吉比特的传输速率和较少的引脚数量、简单的PCB布局、相对更小的封装体积等特性,逐渐成为近年来的研究热点。JESD204B接口工作在高速数据速率下时,任何的延迟都显得尤为重要,为了克服这一难题,该协议定义了确定性延迟的概念。本文利用JESD204B协议的确定性延迟,通过可编程逻辑的控制接口,控制高速转换器内部频率合成器,完成高速的频率跳变,实现精确的跳频。对比传统跳频实现方式,大大提高了系统的传输速率。本文的具体工作如下:1、研究JESD204B三层协议,重点研究确定性延迟的理论,分析系统延迟产生的原因和JESD204B协议中对确定性延迟的定义;根据高速转换器内部集成的功能模块,研究高速转换器的基本理论。2、完成整个系统的电路设计:根据系统的实际需求,对比目前市面上供应的芯片完成选型;根据系统芯片的内部电路特性,设计其模拟输入输出接口;根据JESD204B协议对时钟的特殊需求,设计时钟通道;根据系统各模块的功耗和对上电时序的要求,设计系统电源等。3、完成高速转换器与可编程逻辑器件之间的高速串行接口设计:基于FPGA内部的高速收发器GTH和JESD204B IP核,完成物理层和数据链路层的设计;基于高速转换器内部数据映射关系,设计数据传输层逻辑的数据映射与解映射。4、基于时钟芯片的调节能力和时钟走线延迟,分析确定性延迟的可实现性;完成高速跳频发送链路和接收链路的设计;根据系统需求,调整时钟芯片和高速转换芯片内部时钟延迟,完成高速跳频的测试,并分析测试结果。