现场可编程门阵列（FPGA）由于其研发周期短、开发费用低、风险小等原因，已经越来越多地取代了ASIC市场，特别是针对小批量系统，FPGA已成了其提高系统集成度、可靠性的最佳选择，目前已经广泛应用在诸多领域。但是由于专利及技术所有权等原因，却很少有关于FPGA底层具体电路的描述，本文针对一款FPGA中可编程逻辑单元（CLB）进行了研究与设计。首先本文利用公式求解以及CAD工具实验的方法得到了0.13um工艺下CLB单元的最优架构，其次，在考虑利用互连线中的连接模块（CB）实现逻辑功能的情况下，对其连接模块（CB）进行了一些改进，使得在实现相同乘积项的情况下，面积节省46%。然后根据设计要求，设计出CLB单元中各个模块的具体电路。最后，为了验证所设计单元的正确性，对各模块进行了电路仿真验证以及速度性能测试，全芯片仿真验证等。最终设计出一款功能正确并且速度性能能与VIRTEXII系列芯片相媲美的CLB单元。