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近年来随着我国航天科技不断攀升,对辐照环境应用微处理器的高可靠性需求越发迫切。SRAM作为微处理器核心存储部件占用较大芯片面积,并且对辐照引发的单粒子翻转效应(SEU)极为敏感。SEU诱导SRAM产生软错误后,能够导致微处理器不能正常工作,因此开展SRAM的SEU和软错误研究十分必要。工艺尺寸进入纳米级后,集成电路器件间的电荷共享愈发严重,使得纳米级SRAM单元的SEU敏感性发生改变,导致已有多种加固方法失效。同时,小尺寸SRAM单元中也产生了新的单粒子翻转恢复效应(SEUR),通过增强SEUR可降低SRAM的SEU敏感性。基于三维堆叠技术的3D SRAM把传统SRAM在垂直方向上进行堆叠,并使用TSV进行垂直互联,解决了传统SRAM遇到的诸多瓶颈,但处于辐照环境中的3D SRAM依然会受到SEU危害而产生软错误。3D SRAM堆叠结构使SEU产生和传播更加复杂,进而增加了3D SRAM软错误分析的难度。同时,三维堆叠技术使用的TSV会与入射单粒子发生碰撞,进而对3D SRAM软错误特性产生影响。针对纳米级SRAM单元和3D SRAM中SEU和软错误的新特性,本文开展了相关研究并取得了以下几个方面的研究成果:(1)利用3D TCAD全器件模拟,研究电荷共享对纳米级SRAM单元SEU敏感特性的影响。根据40nm商用SRAM单元版图,对单元内所有晶体管均建立3D TCAD器件模型。然后分别在有/无电连接关系和不同LET条件下模拟得到SEU敏感面积。模拟结果表明电荷共享可使PMOS的SEU敏感面积减小37.5%,使NMOS的SEU敏感面积减小65.1%。通过深入分析不同条件下SEU敏感面积的差别,发现基于电荷共享的SEUR可以减小PMOS的SEU敏感性,而开态PMOS通过帮助吸收沉积电荷并产生补偿电流来减小NMOS的SEU敏感面积。此外,研究还表明SRAM单元中NMOS比PMOS更加敏感。(2)分别深入研究SRAM单元内关态PMOS和开态PMOS之间,以及关态PMOS和开态NMOS之间的SEUR效应,并讨论增强SEUR的方法。基于TCAD器件/电路混合模拟,发现关态PMOS和开态PMOS间SEUR的产生不仅依赖于电荷共享,并且还需要从级器件的电荷收集强于主级器件的电荷收集。提出了DSD和DPI两种版图布局来增强两PMOS间的SEUR。垂直入射模拟中同传统版图相比,DSD和DPI版图可以分别减少4.26%和31.56%的SEU敏感面积。在斜入射模拟中只有DPI版图可极大增加SEUR的产生概率。本文还研究了由关态PMOS的电荷收集和开态NMOS的延迟电荷收集触发的新型SEUR。此SEUR受PMOS影响较小而受NMOS影响较大,减少同反相器中PMOS和NMOS间距可以增强这种SEUR,并且其诱导SET的宽度饱和值等于SEU产生时间与SRAM单元反馈延迟之和。(3)利用基于蒙特卡洛方法的SRIM和Geant4工具研究3D SRAM堆叠结构对软错误特性的影响。利用SRIM工具分析重离子在三维堆叠结构中的射程,模拟结果表明重离子能量大于22MeV/u后即可穿过6层管芯堆叠的模型,由此可知3D SRAM中每层都可能会产生软错误。利用Geant4模拟得到复杂三维堆叠结构模型中各层管芯敏感层中的沉积电荷量,分析发现在低能重离子轰击条件下,各层管芯的软错误特性有较大不同,但在高能重离子轰击条件下,这种差别会消失,并且底层管芯更容易发生较为严重的MCU。研究中还发现TSV对入射重离子具有阻碍作用,并且TSV可以降低周围敏感单元的翻转截面。(4)搭建3D SRAM软错误分析平台,分析3D SRAM的软错误特性。利用业界公认的SET、SEU模拟方法和成熟工具,建立3D SRAM软错误分析平台,此平台可快速、准确分析和评估3D SRAM的软错误。基于此平台对同规模的2D SRAM、字线划分3D SRAM和位线划分3D SRAM分别进行了软错误分析。分析结果表明:垂直轰击静态测试中三种SRAM的翻转截面几乎相同,但随机入射角模拟中3D SRAM翻转截面要大于2D SRAM;静态测试中字线划分3D SRAM会产生更加严重的MBU,因此位线划分3D SRAM更加适合应用于辐照环境;动态测试中三种SRAM的组合逻辑电路被轰击后都会引发严重的MBU;由于TSV周围敏感单元数量较少,TSV只能降低3%左右的翻转截面。