低密度奇偶校验码(Low-Density Parity-Check,LDPC)是一种利用非常稀疏矩阵或者二分图定义的线性分组纠错码。LDPC码具有逼近香农限的良好性能,译码复杂度低,具有较低的错误平层。其长码性能甚至优于Turbo码,极有可能被采纳为第四代移动通信系统的纠错编码方案。LDPC码已经成为纠错编码领域的热点研究问题。本文主要研究了LDPC码的编译码理论及其FPGA实现技术,主要研究工作如下:(1)在理论研究方面,论文首先分析了几种典型的LDPC码校验矩阵的构造方法,包括Gallager码、Mackay码、PEG码、EG码。然后通过与传统编码算法的对比探讨了使用准循环校验矩阵的快速编码算法的性能。最后对LDPC译码算法进行了深入的研究,着重分析了LDPC码在不同环境下的译码性能。(2)论文根据最小和译码算法,得到了选用的QC-LDPC码字的高效译码量化方案,该方案得到了接近浮点的译码性能。最后,运用VHDL语言在ISE10.1环境下完成了LDPC码基于二阶编码算法的编码器和基于最小和算法的译码器的FPGA设计。(3)论文通过对译码器结构的改进提高了译码器的性能和效率。首先,实现了两帧数据同时译码,相对于传统方法,在消耗资源略有增加的条件下使译码效率提高了一倍;其次,存储器的每个地址空间对应多个节点,使部分并行结构的并行度更加灵活;最后,通过变量信息和校验信息存储空间的复用,节省了一半的外部信息存储空间。