锁相环已广泛应用于生成数模转换器,数字处理器以及高速链路中的各种时钟频率。它可以跟踪输入信号的频率和相位,并通过反馈分频器来实现频率的合成。在卫星通信和电子雷达应用中,S波段作为下传信号的重要频段,要保证其时钟源的宽调谐范围以及低锁定时间来达到频率扫描范围可控以及不同信道间的快速切换,同时优化其时钟源的非理想因素（如抖动与噪声）对整个系统也至关重要。本文瞄准国内市场中对S波段的超低噪声频率合成芯片的空缺,通过对各个模块进行噪声优化,设计实现了一个中心频率为S波段中心频率3GHz,频率覆盖2.8-3.2GHz的低噪声全集成锁相环芯片,并通过流片验证达到设计要求。本文通过建立锁相环线性近似模型,详细推导锁相环在接近锁定时环路的动态特性,并以此为基础分析各子模块引入噪声对锁相环总体相位噪声的影响,进而针对性的提出对各个模块的噪声优化方案来指导电路设计。利用电流模架构逻辑门高速以及高共模抑制比的特点,本文提出了一种新型的50%占空比的2～8分频高速预分频器。参考输入通道中加入倍频器模块来获得更高的鉴相频率,从而使输入频率较低时获得更好的噪声特性。压控振荡器采用带负阻的有源LC结构,使用低压差线性稳压器为其单独供电以抑制电源抑制比,提出了一种频率自校准算法以获得更宽的锁定频率范围以及更快的锁定时间,并集成压控振荡器和环路滤波器在片内,并预留扩展端口实现带宽可调。本文电路设计基于0.18μm Si Ge Bi CMOS工艺,对电路中各个模块的功能实现以及相位噪声进行了前后仿验证,最后对芯片整体进行了实测验证,验证结果表明本文设计锁相环能够在3GHz附近实现频率合成,锁相环归一化噪声本底为-222.3d Bc/Hz,12k Hz-20MHz积分抖动127.5 fs。