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SOC系统芯片的设计面临着诸多挑战，其中测试复用问题就是非常棘手的挑战之一，甚至已经称为SOC发展的瓶颈。因此在设计阶段考虑测试问题已经成为SOC设计的必经之路。本文从SOC的可测试性设计出发，主要研究了基于IP核的系统芯片SOC的基本测试结构，并从对测试环，测试访问机制设计以及测试调度问题三个方面进行分析和研究。在SOC芯片中，IP核被嵌入到芯片中作为芯片的一部分，因而无法从芯片引脚直接访问到IP核的输入输出端口，必须要为IP核提供响应的测试访问通道。TAM机制就是在测试源和测试宿之间提供这样的通道；测试环则是提供一个IP和与TAM机制之间的界面，它可以提供多种操作模式；测试调度是一个确定SOC中各IP核测试开始与结束的时间过程使得整个SOC芯片测试时间开销最小化。本文详细介绍了IEEE P1500测试环的实现以及相关标准的作用。文中主要分析了当前应用最为广泛的采用基于测试总线的TAM策略的原理，并对各种测试访问机制的优缺点进行了分析。在此基础上提出了一种通过匹配扫描链工作频率与测试仪工作频率从而有效利用测试仪高频引脚的虚拟TAM结构，可以有效减少单个SOC测试时间，进而降低芯片的测试成本。这种虚拟TAM结构是通过添加串入并出以及并入串出寄存器有效增加用于测试内核的内部测试总线宽度以及提高测试的并行性，是以电路的硬件开销为代价换来的。在SOC芯片中嵌入的IP核数目越来越多的今天，采用了合理的TAM机制的同时，还需要进行TAM优化以及测试调度。TAM优化及测试调度是一个典型的NP完全问题，本文讨论了测试调度的整数线性规划模型以及矩形装箱算法，并给出了一种能对TAM宽度较大时有效得到测试调度结果的基于拉格朗日乘子法的测试调度算法，进一步优化TAM机制，尽可能减少SOC总测试时间，降低测试成本。