AES (Advanced Encryption Standard)高级加密标准是NIST (National Institute of Standards and Technology)于2001年公布,用于信息安全领域的数据加解密。AES可以用软件或者是硬件来实现,其中硬件实现AES具有更高的处理速度,更可靠的保密性等优点。对于硬件实现AES算法的研究,以前的工作主要集中在S-Box,MixColumn,KeyExpansion等模块电路的优化和系统架构上。本文给出了AES加密IP核的一种完整的RTL(Register Transfer Level)级实现。在系统设计的初期,为了对各个模块之间的逻辑关系和时序关系分别有一个清晰的理解,我们用C++语言完成了AES加密算法的行为级描述,设计了AES加密IP核的有限状态机,并在此基础上进一步给出了AES加密IP核的外部端口及其时序关系的一种定义。在系统架构中,系统最大的特点是具有轮间流水线和轮内流水线的结构,这是为了在总体设计上最大限度提高IP核的吞吐量。对于具体的模块设计,我们在以往工作的基础上,采用了成熟的复合域和5级流水线的技术实现S-Box,这样就避免了大量使用ROM。并且对KeyExpansion进行了7级流水线设计,使之与总体架构相互配合。最后我们完整地实现了一种高速AES加密IP软核,经过大量的功能验证和时序分析,证明了我们设计的RTL代码的正确有效性。在FPGA上的试验表明:设计可以轻松运行在100MHz频率以上,最高频率可达到200MHz左右,其实际的吞吐量最高可达到23.04Gbps。