【摘 要】
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本课题是“500MHz随机取样宽带数字存储示波器”项目的一部分。该示波器要求实时采样率达到500Msps,等效采样率达到40Gsps。本课题包括两个部分:在片系统(SOC)的设计和双处理
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本课题是“500MHz随机取样宽带数字存储示波器”项目的一部分。该示波器要求实时采样率达到500Msps,等效采样率达到40Gsps。本课题包括两个部分:在片系统(SOC)的设计和双处理器系统的效率试验。在片系统SOC利用IP技术将一个系统的功能集成到一片芯片内,使仪器小型化,设计简单化。本课题的任务是将项目中数字储存示波器(DSO)的时间基准电路、控制单元和接口电路集成到一片现场可编程的逻辑门阵列(Field Programmable Gate Array)使其能够完成DSO的数据采集功能。其中时间基准电路主要应用FPGA内部提供的锁相环(PLL)进行设计;控制电路是由在FPGA内部所设计的多个寄存器构成;接口电路又包括与主控制器的PCI接口,与A/D转换器的接口和与协处理器的接口(HPI)。数字信号处理器(DSP)是一种专门用于数字信号处理的微处理器。DSP芯片内的硬件结构和特殊的操作指令使其能够快速的实现各种数字信号的处理算法。为了提高DSO对数据采集和处理的效率,在本课题方案的论证过程中向系统中添加了一块DSP芯片作为主控制器的协处理器。这部分工作尚处于试验阶段,其结果将作为DSO后续设计的理论参考。
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