在集成电路迅猛发展的今天,SOC芯片逐渐成为业界的焦点。SOC设计流程主要是从前端设计到后端实现,设计周期一般都会很长。前端设计主要包括RTL代码的编译;门级网表综合;静态时序分析。后端实现主要包括整体布局布线;功耗分析;物理验证。如今工艺尺寸已经进入超深亚微米阶段。时间延迟、信号完整性、天线效应等问题已经越发严重,它们制约着当今集成电路的发展。本文针对上述三个问题进行了深入研究,提出了解决方案并且成功应用到了HS32K芯片的物理设计中。HS32K芯片采用HJTC的110nm工艺,工作电压为1.5V,工作电流为30m A。论文主要通过Design Compiler、IC Compiler、Prime Time等工具分析时序、功耗、拥塞度等各方面问题。本文基于HS32K芯片的物理设计,介绍了该款芯片后端实现的整体流程。对物理环境建立、布局规划、IO和标准单元布局、时钟树综合、布线设计等关键步骤作出了详细分析。基于传统方法进行静态时序分析,对每个关键步骤的时序都严格验证。在时钟树综合之后,采用useful_skew修复建立时间违例。得到GDSII文件和网表文件后,通过时序、预期功能的检验;DRC、LVS检查并完成天线效应的修复。最终实现HS32K的工程批流片。本文中的主要工作包括如下:在时钟树综合之后,大胆采用useful_skew方法修复建立时间违例,得到了很好的效果。布线完成后,仍有两条shorting问题,切除附近少许电源网格来增加布线通道,利用IC Compiler工具自动绕线,成功修复了这两条shorting问题。