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DVS-MVI多核SOC凭借低功耗、高性能等优点,受到航空、航天、消费电子等领域广泛的关注。但随着集成电路制造技术迅速发展,DVS-MVI多核SOC的测试技术面临重大挑战:一方面,随着系统规模不断增加,系统测试时间不断增加;另一方面,DVS和MVI低功耗技术的引入,系统测试必须引入额外的多电压重复测试、状态维持测试等任务来确保高故障覆盖率,导致测试时间及成本迅速增加,严重影响系统生产周期。因此,研究缩短DVS-MVI多核SOC测试时间的优化方法就变得十分有意义。本文针对DVS-MVI多核SOC的测试时间优化问题,分别从IP核扫描链封装、IP核测试结构和系统级测试调度算法等三个方面展开优化研究:(1)针对IP核扫描链平衡封装问题,本文提出一种基于“基准量+裕量”拆分重组的扫描链平衡算法(IFSR),主要思想是:根据IP核扫描链长度选取一个合适基准块作为标尺的基本单位,对各内扫描链长度进行测量,拆分内扫描链的基准量和裕量,再通过“近似封装”、“重组”两阶段优化确定IP核的平衡封装结果。ITC’02标准测试集实验表明:相比于BFD、MVAL、TAD(ADJ)算法,本方法获得了更均衡封装结果,缩短了单个IP核的测试时间。(2)针对单激励多电压重复测试问题,本文从IP核可测性设计角度,首先提出了一种基于资源复用的IP核测试结构,通过复用被隔离IP核的扫描链,建立系统内虚拟测试源和测试宿,实现多电压测试任务的流水线测试流程,提高TAM总线的效率;最后,基于流水线测试流程建立了数学模型,并将模型应用到ITC’02标准测试集进行实验。实验结果表明:相比于传统IEEE1500封装,本封装的系统单激励测试时间缩短了约10%-50%。(3)针对系统级测试调度优化问题,本文首先依据DVS-MVI多核SOC测试特点,建立了系统级测试调度的数学模型;然后,提出了基于多相位交叉的差分进化算法,并利用CEC2013测试集验证了方法的有效性;最后,将算法应用到ITC’02标准测试集进行实验。实验结果表明:相比于GA、PSO算法,本算法有效缩短了系统级测试时间,IFSR组合方法优化占比达到了66.67%。