DSP是对数字信号进行高速实时处理的专用处理器,具有可编程性好、功耗低等特点,已经成为各类嵌入式应用领域的核心计算引擎。随着集成电路工艺的不断进步和应用需求的不断增长,为了在有限的功耗预算下提供更高的性能,多核DSP已成为发展的主流。由于多核DSP通常具有片上便签式存储器和多层次Cache并存的混合存储结构,其多核共享存储数据一致性维护呈现出新的需求,设计一个高效支持其存储一致性协议的一级数据Cache(L1D Cache)对提高存储系统性能,增强其可编程性、可扩展性具有重要意义。本论文基于某自主研制的多核数字信号处理芯片Y-DSP的体系结构及其扩展目录协议设计需求,提出了支持混合存储架构目录协议的一级数据Cache总体方案,并基于40nm工艺完成了详细设计与验证,进行了性能分析与逻辑综合。本论文的主要研究内容包括以下几个方面:第一、基于Y-DSP的总体架构及其混合存储结构,分析了其原有的基于软件管理的存储一致性策略,并基于支持DMA操作的扩展目录协议,提出了其L1D Cache的功能设计需求和总体设计方案。第二、完成了基于MSI协议的L1D Cache详细设计,包括Cache标记、数据存储体组织以及Cache控制器等功能模块,不仅实现了访存指令的流水线功能操作,还实现了对多核访存以及DMA读写操作时产生的一致性事务的处理,维护了Cache一致性。第三、基于SystemVerilog搭建了双核存储系统验证平台,通过定向和随机激励进行L1D Cache功能验证,验证结果表明L1D Cache设计满足功能要求。第四、针对L1D Cache的功能点,进行了详细的性能分析,并基于40nm工艺通过逻辑综合。最后与基于软件管理的一致性维护方案相比,本设计节省了6.12%的面积开销。并且对于离散的访存操作,本方案节省了软件编程维护的大量Flush操作带来的时间开销,有效的维护了多核的数据一致性。