本文基于SMIC 0.18μm CMOS工艺库,完成了一种全数字锁相环的设计。首先,在分析锁相环具体应用要求的基础上,确定了锁相环的主要性能参数和系统结构,并完成了子模块的电路设计。由于鉴频鉴相器和数控振荡器主要决定了锁相环的捕获范围、功耗及抖动特性,本文着重对它们进行了优化设计。本文提出了一种自适应搜索步长频率捕获算法可以达到环路快速锁定。在设计实现时,采用了DC+Astro+Calibre的数字电路设计流程,首先采用Verilog HDL对子模块电路进行行为级描述,然后使用Design Compiler对RTL代码进行逻辑综合,接着使用Astro进行布局布线获得版图,最后使用Calibre进行DRC和LVS检查。本文设计的全数字锁相环作为一种软IP核可以很方便的在不同工艺间移植,设计时间和复杂度因此而大大降低,非常适合应用于SoC。最终完成的全数字锁相环版图面积为260μm×229μm(0.059mm2),等效门(两输入与门)数为2612。后仿真表明,锁相环频率捕获范围为72.95MHz-353.66 MHz,锁定时间<20个参考时钟周期,锁定后,峰峰值抖动<250ps,RMS抖动<143ps。1.8电源电压下,数控振荡器的功耗范围为0.67mw-1.54mw,频率分辨率1.47ps。鉴频鉴相器死区减小为40ps。另外,本文完成了RF分数频率合成器中Δ-Σ调制器、可编程分频器和SPI接口电路的设计。Δ-Σ调制器采用了MASH1-1-1结构,全数字电路设计实现。基于UMC 0.18μm CMOS工艺,最终完成的上述三个子模块等效门数为1733,静态时序分析表明该调制器最高可工作在200MHz频率下,可编程分频器最高可以工作在400MHz的频率下。