浮点运算单元(FPU)是处理器中专门进行浮点算术运算的电路单元，广泛应用在科学计算、CPU、DSP和图象处理。论文从浮点运算单元的实现算法和结构的研究出发，讨论如何实现高性能浮点运算单元。主要研究方向是优化浮点加法器结构，减小浮点加法运算的延迟，优化电路结构。主要内容包括：指数比较器设计、前导零检测器和前导零预测逻辑，而前导零预测逻辑是本文的核心。指数比较器和前导零检测器都是用对数复杂度算法实现。本文中的前导零预测逻辑是基于一套统一的“产生式规则”，可以消除原有前导零预测逻辑潜在的一位预测错误。该“产生式规则”简单而易以实现，而且不增加浮点加法器的延迟。 在给出设计算法和原理的基础上，本文进行了大量有意义的实验，给出了实验数据和结论。实验证明这些设计的性能都比原有设计有所提高，达到了优化浮点加法器的目的。