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随着超大规模集成电路的集成度以及复杂性的提高,尤其是片上系统SoC芯片的快速发展,集成电路的测试面临着巨大的挑战。其中,测试时的高功耗已经成为急需解决的关键性问题。研究数据表明,测试期间所产生的功耗通常要比正常工作模式下产生的功耗高很多,过高的测试功耗会导致芯片结构损坏、可靠性下降、成品率降低和测试成本增加等问题。本论文对如何降低集成电路扫描测试功耗(动态扫描测试功耗和静态扫描测试功耗)的问题进行了研究,主要工作包括:1.对集成电路动态扫描测试功耗降低技术进行了研究。分别提出了门控扫描时钟技术和门控组合逻辑技术来降低集成电路动态扫描测试功耗。在门控扫描时钟技术中,通过增加扫描时钟产生模块、修改扫描路径的时钟,把扫描链上的扫描单元分成两个路径,在扫描输出端插入多路选择器,使得扫描链上的扫描时钟频率变成测试时钟频率的一半,而没有增加整个电路的测试时间,从而有效地降低了电路动态扫描测试功耗;在门控组合逻辑技术中,通过增加门控阻隔结构,选取最长关键路径和识别功耗敏感扫描单元,使得组合逻辑在扫描移位操作期间不随扫描单元逻辑值的变化而翻转,从根本上降低动态扫描测试功耗。将门控扫描时钟技术和门控组合逻辑技术组合使用,对ISCAS’89基准测试电路中一组(八个)电路进行测试,结果表明,使电路平均动态扫描测试功耗降低了43.99%,平均扫描测试功耗降低了25.24%。2.对集成电路静态扫描测试功耗降低技术进行了研究。提出了基于传输门降低静态扫描测试功耗的技术。该技术通过使用传输门结构作为门控阻隔结构,并引入低静态功耗控制单元,在没有增加动态扫描测试功耗的同时,使电路产生的漏电流和静态扫描测试功耗最小。通过对ISCAS’89基准测试电路中一组(八个)电路进行测试,并与现有阻隔技术中较好的阻隔结构NOR进行比较,结果表明,传输门结构有着更小的面积开销和时延开销,并能够使待测电路在扫描移位周期中进入低漏电流状态,使电路的平均静态扫描测试功耗降低了12.34%,平均扫描测试功耗降低了6.94%。3.将经过验证的扫描测试功耗降低方法,应用于一款电力线载波通信芯片的扫描测试设计中。基于SMIC0.18μm 1P5M工艺,使用DFT Compiler、TetraMAX和IC Compiler等工具完成了该芯片的扫描测试设计和版图设计。最终,电力线载波通信芯片的测试覆盖率高达98.57%,建立时间为2.10ns,保持时间为0.305ns,动态扫描测试功耗降低37.38%,静态扫描测试功耗降低33.87%。