静态随机访问存储器(SRAM)作为最重要的存储器之一,广泛应用于CPU的高速缓存和片上系统SoC。随着集成电路工艺尺寸的不断缩小,芯片的集成密度不断增大,存储器呈现高性能、大容量的发展趋势。容量规模的增长使得SRAM数据访问延时变大,同时也导致漏流功耗增加,因此设计高速低功耗SRAM存储器的已成为高性能CPU和片上系统设计的关键技术之一。本文对65nm工艺下嵌入式SRAM的技术进行了研究,基于DSP芯片对SRAM的应用需求,重点研究大容量高速低功耗SRAM、双端口高速SRAM的设计与实现,并对SRAM的低漏流技术进行了研究,具体包括:1.以1MB 600MHz的二级Cache为设计目标,从整体布局结构所采用的分体策略到各模块电路的实现均进行优化设计,通过对三种分体存储器的性能参数进行比较,选出最优规格的存储器为4096x32,以此来构建二级Cache,在对大容量存储器的读写电路进行分析时,重点研究敏感放大器并提出一种带漏流控制的改进型放大器,使得读出延时降低30.364ps。2.为实现高速SRAM的设计目标,在双端口SRAM设计中,提出了专有的读写策略和译码策略,对全定制设计的存储器进行时序和功能验证后,与由Memory Compiler生成的SRAM进行性能对比,输出延时和功耗分别降低了22.7%和10.5%,工作频率达1.2GHz。3.在对SRAM的低漏流技术研究时,首先从存储阵列结构上进行分析,研究了独立分体、位线分段和字线脉冲三种结构在降低漏流上的原理,然后对多种存储单元进行漏流分析,找出降低漏流的方法,如在7T存储单元中,提出了虚拟电源这一新型的低漏流技术。