【摘 要】
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该论文讨论低噪声PLL的设计过程.详细分析了相位噪声,得到PLL的相位噪声模型,讨论了PLL的噪声特性,阐述了减小噪声的方法,得出优化的环路带宽.该文的重点放在各部分电路的设
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该论文讨论低噪声PLL的设计过程.详细分析了相位噪声,得到PLL的相位噪声模型,讨论了PLL的噪声特性,阐述了减小噪声的方法,得出优化的环路带宽.该文的重点放在各部分电路的设计上.如对鉴频鉴相器、分析了多种nc-PFD,DEF-PFD的电路形式,对于电荷泵,从传统电荷泵电路出发,进行多种改进措施,得到新颍的电荷泵.对于关键性的VCO和LC环路的设计,由于VCO的相位噪声直接与LC共振电路的品质因子相关,而品质因子是由片上电感确定的,所以通过分析比较得到较好Q值的电感,同时也注意变容二极管的选择该PLL采用0.6um标准CMOS工艺设计,中心频率为1.3824GHz.得到的相位噪声为-118dBc/Hz@100kHz,在3.3V电源电压供电的情况下,功耗为65 mW.
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