基于通讯系统对高速高精度ADC 理论和应用的需求,论文对10-bit 3.3V100MSPS Pipelined CMOS ADC 系统结构进行了优化,并研究了其CMOS 自举采样开关、预放大锁存比较器和跨导放大器等核心单元电路。首先,通过对速度、功耗、面积和动态特性的综合考虑,设计出三级3.5位级精度的Pipelined 系统结构,并采用数字校正电路对级间误差进行校正。同时,在Cadence 环境下基于SMIC 0.35μm CMOS 工艺模型,对典型单元电路进行HSPICE 模拟。仿真结果表明,所设计的CMOS 自举采样开关、预放大锁存比较器和跨导放大器均已满足整体ADC 对他们的指标要求。调试后的电路应用ADC 中,输入信号为Nyquist 采样频率时,模拟得到SFDR 为70.6dB。最后,该研究采用SMIC 0.35μm CMOS 双层多晶4 层金属布线(2P4M)的CMOS 数模混合工艺,设计实现ADC 典型单元的版图。整个芯片版图面积为4.5*2.4mm2,共28 个管脚,采用SOP 封装形式。结果表明,应用该技术的ADC 完全可以实现10-bit 100MSPS 指标。采用此技术的ADC 已设计完毕,并流片成功。同时,该技术还可以广泛用于视频处理、数据处理等电子技术领域。