作为连接模拟域与数字域桥梁的高速高精度ADC 一直是通信系统领域的研究热点。随着工艺的快速发展,各种非理想效应严重限制了单片ADC的性能。时间交织ADC(time-interleaved ADC, TIADC)利用多个ADC并行采样工作是一种实现高采样率的有效方法。然而由于制造工艺偏差以及采样时间偏差等非理想因素的存在,导致时间交织ADC各子通道间出现失配,最终造成系统动态性能下降。本文首先分析了这三种主要通道失配误差的来源以及对TIADC系统性能的影响。针对最难校准的时间误差,设计实现了一种全数字校准算法。该校准算法包含基于通道互相关的时间误差估计算法和基于泰勒级数展开的改进高阶时间误差补偿算法,可以满足在整个奈奎斯特频率内的有效校准。整个校准算法形成一个环路,可实现误差的实时校正,同时可以扩展到任意通道数。本文首先基于MATLAB/Simulink搭建了一个12bit-1GHz四通道TIADC校准算法模型,在输入信号归一化频率为fin/fs=0.4064时,仿真结果表明,经校准后ENOB从4.84bits提升到11.96bits,SNR提升了 42.9dB,证明了本文提出的校准算法的有效性;接着对校准算法进行RTL级设计,利用VerilogHDL对已有校准算法的行为级模型进行编码,利用Modelsim完成了校准算法Verilog代码的功能仿真;然后将代码通过Quartus II综合下载到FPGA开发板上,完成了校准算法的硬件实现和验证;最后,基于SMIC0.18μm工艺完成校准算法的ASIC设计,最终产生了校准算法的版图,并对校准算法的多层次验证结果进行了对比分析,进一步验证了该校准算法的有效性。