在经典的数字电路理论中,静态CMOS电路的功耗估计公式为P=C·V_dd²·f。因此,成熟的低功耗设计思想基本都围绕减小C、V_dd和f这三个因素来展开。能量回收逻辑利用可变电源引导电路节点充放电,摆脱了上述经典功耗公式的限制,使得消耗在节点状态翻转过程中的能量最小化,并实现对能量的回收。本文首先论述能量回收思想的提出过程,在查阅大量文献的基础上分析、总结各种典型的能量回收逻辑并归纳其优缺点,为后来的研究者在选用各种逻辑时提供科学的依据。然后,针对现有逻辑的不足,提出研究目标——实现不需要任何辅助控制时钟的纯单相能量回收逻辑。接下来,创新性提出准静态单相能量回收逻辑（QSSERL）,实现了上述研究目标。QSSERL不同于任何以往的能量回收逻辑,真正实现了纯单相功率时钟,不需要任何额外的辅助控制时钟且具有准静态特性,不仅大大简化了电路设计,更节省了不少能耗。此外,QSSERL还可以达到双相能量回收逻辑所具有的速度。在HSPICE验证中,设计了一个八比特对数超前进位加法器,为了比较,分别用传统静态CMOS逻辑,钟控CMOS绝热逻辑（CAL,迄今最成功的单相能量回收逻辑）和QSSERL实现。采用128组随机产生的输入测试向量的仿真结果表明在输入频率为10MHz时QSSERL加法器的能耗仅仅是静态CMOS逻辑的45%,而当输入频率大于2MHz时,获得比CAL更低的能耗。采用QSSERL设计的十级反向器链和两比特的对数超前进位加法器在charted0.35μm CMOS工艺下流片。测试结果与仿真结果高度一致,进一步验证了QSSERL的可行性。