高速低功耗流水线型逐次逼近模数转换器的设计

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高速高精度模数转换器(analog-to-digital converters,ADCs)在图像处理,信息存储和无线通信等领域被十分广泛的应用,然而近年来在工业控制、通信产业领域里,其高速芯片往往又需要十分强大的续航能力。流水线-逐次逼近型模数转换器(pipelined-SAR ADC)能够实现高速高精度性能的同时保持较低的功耗,因此近年来成为国内外一大研究热点。本文的主要工作是基于180nm CMOS工艺研究与设计一款12位50MS/s的低功耗pipelined-SAR ADC。该系统可视为两级逐次逼近模数转换器(SAR ADC)的级联,第一级SAR ADC的精度为8位,第二级为6位,设置两位的冗余,级间放大器增益为16倍。第一级SAR ADC由于时间比较紧凑,采用了2bit/cycle转换方式来提高转换速度;第二级SAR ADC采用一种拆分电容形式的电容DAC结构以降低第二级SAR ADC的电容数量;针对两级SAR ADC之间的残差放大器,本文采用动态放大器来降低功耗,为了能达到16倍的高增益需求,本文设计了一种latch型动态放大器,并将一种辅助运放与其结合,实现了一种高增益高线性度动态放大器;针对动态放大器的增益不稳定问题,本文设计了一种前台校准方案,不添额外输入信号,时序简单,利用两级SAR ADC的结构来校准动态放大器的增益;此外,本文还设计了一些关键子模块例如动态比较器,异步时序逻辑,数字码误差校准电路等。对所设计的pipelined-SAR ADC进行了版图设计。最终芯片核心面积为430um×850um。后仿真结果表明,在1.8V电源电压下,当采样率为50MS/s,输入信号为24.8MHz、幅度为-1d BFs的正弦信号时,所设计的ADC的有效位数(ENOB)达到11.1562,无杂散动态范围为76.252d B。
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