RTL综合中基本时序逻辑元件的综合方法研究

来源 :计算机辅助设计与图形学学报 | 被引量 : 0次 | 上传用户：wtt014789

【摘要】

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锁存器与触发器的综合是RTL综合中时序逻辑综合子系统的主要研究问题之一,不同的RTL时序电路描述综合出的元件各不相同.文中从VHDL语言的RTL描述特征入手,研究了RTL综合中锁

【作者】

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袁媛谢巍刘明业

【机构】

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北京理工大学ASIC研究所

【出处】

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计算机辅助设计与图形学学报

【发表日期】

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2001年9期

【关键词】

：

RTL综合锁存器触发器时序逻辑电路时序逻辑元件 RTL synthesis VHDL description format judgement l

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锁存器与触发器的综合是RTL综合中时序逻辑综合子系统的主要研究问题之一,不同的RTL时序电路描述综合出的元件各不相同.文中从VHDL语言的RTL描述特征入手,研究了RTL综合中锁存器与触发器的综合方法,阐述了采用锁存器及触发器的各种不同情况,同时说明如何才能正确地区分锁存器及触发器.文章最后的实验结果验证了该方法.

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