寄存器传输级 (RTL)综合实现从 RTL 行为描述到门级结构描述的转换 ,是目前 EDA设计行业的主流设计方法 .算术操作符是 RTL综合中......

超过800MHz的时钟频率,2000万门以上的规模,50个以上的IP和70%以上的可重用性——当前的芯片设计规模愈加庞大和复杂。而在早期RTL......

本文论述了RTL综合系统中子程序综合方法,针对以赋值语句为核心的中间数据结构,采取嵌入方式或例示方式进行处理,然后进行格式判别......

摘要：针对现场可编程门阵列（Field Programmable Gate Array，FPGA）电路模块中混合加/减法器组的时序优化问题，本文提出了一种在寄存器传......

提出一种适于RTL综合的VLSI架构,3个链表由片上RAM实现,同时建立输入数据和初始化链表并行执行的模式·给出3个链表扫描和幅度细化......

1988年，全球领先的半导体设计、验证和制造的软件及知识产权（IP）供应商新思科技有限公司（Nasdaq：SNPS）首次推出RTL综合工具Design Compil......

从处理对象、任务以及实现方案等方面对不同层次上的RTL综合 及高级综合作全面比较，以此说明RTL综合的对象与方法，同时针对这两个层......

讨论在RTL综合中重用高级综合中控制器综合技术的可行性。提 出一种通过将RTL描述划分为时序逻辑与组合逻辑后，重用控制器综合中的......

变量是 VHDL 语言中顺序语句的一个特征 .从分析变量的作用出发 ,论述 RTL 综合中变量赋值语句的综合方法及其相应依据 ;同时提出......

锁存器与触发器的综合是RTL综合中时序逻辑综合子系统的主要研究问题之一,不同的RTL时序电路描述综合出的元件各不相同.文中从VHDL......

时序逻辑综合是RTL综合系统设计中的一个重要部分.文章系统地论述了时序逻辑综合问题,在分析用户的RTL描述形式的基础上,以具体算......

针对当前RTL综合面对的挑战，总结了实际项目中的经验，可以使综合工具在更少的时间里产生的网表芯片面积更小、速度更快，而功耗更低。......