时序收敛相关论文
阐述后摩尔时代电子设计自动化EDA技术的发展趋势，国产EDA的发展现状，包括时序收敛、讯号完整性、可制造性设计、低功率的设计，从而满......
随着芯片集成度越来越高,工艺尺寸越来越小,芯片后端的设计难度正在不断增大。对于后端设计者来说,设计出一款高性能的芯片已经成......
学位
静态时序分析是目前通用的芯片时序验证的重要方法，其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则，好的时序约束可......
在超大规模芯片设计中,时序收敛是保证设计能够在各种环境下正常运行的必要条件。所以在集成电路后端设计中,需要在各个设计阶段多......
阐述一种适用于高性能DSP的后端设计与实现技术，基于高性能DSP的特定结构与关键路径，有针对性地完成后端设计与实现。基于28nm工艺，可......
电路综合是超大规模集成电路芯片设计中承前启后的一个重要环节,综合的策略从方方面面影响着综合网表的质量。近十年来,随着工艺进......
近年来,随着集成电路工艺特征尺寸逐步演进到深纳米水平,市场也对消费类电子的功耗、性能与产品设计周期提出了更高与更加苛刻的要......
随着半导体产业与生产技术的成熟发展,及逻辑单元工艺尺寸的不断减小,数字逻辑状态维持的临界电压不断下降,由各种辐射因素带来的......
随着集成电路技术和应用的发展,能效优化成了集成电路设计所要解决的重要挑战。动态电压频率调整技术(Dynamic Voltage/Frequency ......
随着数字集成电路的集成度越来越高,工艺节点越来越小,芯片设计的规模越来越庞大。保证大规模芯片在物理设计完成后的时序收敛成为......
深亚微米工艺使得裸片(die)面积减小、芯片频率提高和成本降低，但是与此同时芯片的复杂度成指数增加，在芯片设计过程中复用多个高性......
当前CMOS数字芯片设计流程缺少对电路电磁抗扰性的检验.大幅电磁干扰会导致数字电路出现电路失效,但电路失效的原因以及电路失效与......
随着数码技术、半导体制造技术以及网络的迅速发展,将视讯、影音、通讯集合于一身的数码产品倍受热捧,其发展速度可以用日新月异来......
针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成......
期刊
为提高带宽,很多类型的Memory都采用了Double Data Rate(DDR)interface,它对在内存控制器(memory controller)设计过程中的时序收......
主达成了4种功能模式、3个PVT角点下芯片物理实现的完全时序收敛.目前,该芯片已通过0.18 μm/6Metal CMOS技术完成投片,拥有约2000......
2011年SoC复杂性在持续快速地攀升:尖端设计正采用40纳米技术,少数公司已进行了28纳米设计投片,20纳米准备工作已经完成,10亿门SoC......
在低于40纳米的超深亚微米VLSI设计中,时钟树网络在电路时序收敛、功耗、PVT变异客差和串扰噪声规避方面所起的作用要更重要得多.......
65纳米设计时序收敛问题介绍rn时序收敛一直是当代ASIC设计物理实现的主要问题,特别是对于那些用于通信产品中的ASIC来说更是如此.......
本文主要介绍了面向并行计算系统互连应用的复杂交换芯片(Switch ASIC)的芯片结构、设计权衡和物理实现。该交换芯片通过集成3路16......
深亚微米工艺下超大规模芯片的物理设计面临很多挑战，互连延时和串扰效应成为影响时序收敛的关键因素。文中介绍了一种采用二次综合......
针对深亚微米工艺下版图设计中存在的时序收敛问题,提出了一种区域约束的版图设计方法.通过布局规划将各模块约束在版图的特定区域......
为简化和加速复杂IC的开发，Cadence设计系统公司不久前推出Tempus时序签收解决方案。这是一款新的静态时序分析与收敛工具，旨在帮助......
Altera公司发布 Quartus II软件Arria 10版v14.0--先进的20 nm FPGA和SoC设计环境。客户可以使用这一最新版软件所包含的全系列20 ......
基于Altera现场可编程门阵列的逻辑锁定设计方法可提高复杂系统设计时的效率，在设计整合时，能更好地继承各个模块的实现结果；约束编辑......
在数模混合集成电路中,时钟信号是数据传输的基准,它对芯片能否正常工作起决定性的作用。由于数模混合集成电路的特殊性,在对时钟......
随着芯片设计向更高的频率发展，传统的时钟树综合策略是尽量减小时钟偏移，但是这样的时钟树综合策略已经逐渐不能满足时序收敛的需要......
扫描链测试,作为一种简单、高效的可测性设计方法,已经广泛应用于集成电路设计中。该方法可以有效地检测出电路制造过程中的缺陷和......
在0.18 μm下,时序收敛的关键是互连线延时问题.文章介绍了一种时序快速收敛的RTL到GDSII的设计方法,该方法有效地消除了逻辑综合......
本文以sha256算法模块的数字后端物理设计为例,提出了将多时钟源分割技术应用在传统时钟树综合中的方法.应用该方法后,利用有效时......
微捷码（Magma）日前正式发布了全新RTL-to-GDSII芯片实现系统Talus 1．1版本，可在最大型最复杂半导体设计上提供最快时序收敛。Talus 1．1......
在深亚微米阶段,层次化物理设计已经成为主流,时序收敛受到越来越大的挑战。随着工艺的进步,线延时已成为时序收敛的关键。若在时......
随着集成电路技术水平的快速发展,数字电路规模和设计复杂度的急剧增加,给芯片数字后端物理设计时序与可制造性带来了新的挑战。一......
本文介绍了一种安全SoC芯片架构，描述了物理设计的指标要求及其在0．13umGSMCCMOS工艺上的物理设计，重点阐述了物理设计的中的3个关键......
纳米级工艺下SOC芯片的物理设计面临巨大挑战，传统的深亚微米物理设计方案耗时长，难以实现设计的快速收敛，通过分析纳米级工艺下SOC芯......
当芯片设计进入深亚微米，串扰效应引起大量的设计违规，尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计......
介绍了一种SoC(片上系统)电路的高效逻辑综合方法,用工具对功耗关键模块插入时钟门控单元来降低功耗,并用工具提取不带时钟门控模......
跨进深亚微米之门,设计人员便来到了另一个世界。在这里,数字变成了模拟,逻辑设计与物理学息息相关。设计人员正向EDA供应厂商发出......
随着工艺的不断发展，深亚微米Ic物理设计给了我们很大的挑战，比如在时序收敛、电压降、串扰分析等方面带来的挑战。本文以一块高性能......
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在以超深亚微米工艺和IP核复用技术为支撑的系统芯片(SOC)设计中连线设计变得越来越重要。本文主要针对SOC中的连线模型以及从连线......
信号完整性问题已经成为当前深亚微米工艺ASIC设计过程面临的巨大挑战.本文以一个H.264解码芯片设计中的串扰分析过程为例,讨论了......
针对低频下数字集成电路实现时序收敛需要插入大量缓冲器而导致芯片布线困难、运行时间较长等问题,提出了一种降低时钟树级数与增......
随着海军对电子战的认识水平不断提高,传统电子战的能力已经不能满足现代战争的需求。国内外电子战侦察的研究重点已经从对“五大......
