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当前，集成电路产业进入了以纳米工艺为代表的SOC(System On Chip)时代，工艺的特征尺寸越来越小，工艺的进步对设计方法学提出了新的挑战。由于设计规模的扩大，芯片的功能设计、仿真、形式验证、测试等都遇到了新的问题。在芯片的物理实现领域，由于特征尺寸的变小，物理实现遇到了以时序收敛为代表的很多全新的问题。本文介绍了超深亚微米条件下物理实现和验证的流程，根据新工艺的特性提出了一种先进的0.13um工艺下并兼容90nm的基于IP核的SOC物理设计和验证流程，解决了其中关键的时序、功耗、可制造性设计等问题，并同时介绍如何设计可重用核，如何建模的技术。根据该流程实现了32位嵌入式CPU CK520，并建立模型使用于多项SOC系统设计中。本论文的主要工作和创新如下：1．介绍了超深亚微米工艺条件下基于IP芯核的物理实现的流程，并分析作为IP核使用时设计流程的关键技术。2．分析了芯片低功耗设计实现的主要方法，并提出门控时钟、多电压技术等多种技术同时着手的低功耗实现流程。3．提出了考虑信号完整性、IR-drop及工艺可变性等因素的时序收敛和时序验证的流程和方法。在0.13um工艺下快速到达收敛并保证了流片后成功达到性能要求。4．提出了嵌入式处理器IP硬核的整套建模技术，并成功应用于32位高性能嵌入式处理器CK520。生成的模型能准确描述IP硬核特性，符合业界工具标准输入格式并更易于使用，而且模型以加密或接口模型的方式很好地保护了IP核的知识产权。已有多款使用该处理器IP的SoC系统芯片基于这些模型流片成功，验证了模型的正确性和适用性。5．提出一种考虑动态压降的时序模型提取新方法，以基于遗传算法的动态压降分析为基础，在传统的时序模型提取中加入动态压降的影响，以得到IP的最大动态压降，从而得到更准确的IP核的时序模型。准确的模型更有利于SOC系统级性能的评估。接下来的工作将重点研究65nm及以下工艺物理实现的流程，同时完善IP核的各种模型，加快SOC设计的进程。