随着超大规模集成电路技术的快速发展,片上系统（System on Chip,So C）的规模越来越大,集成度越来越高,导致片上的电源配送网络（Power Delivery Network,PDN）也越来越复杂。同时各电源域噪声（Power Supply Noise,PSN）会相互串扰,这不仅会影响系统的性能,在噪声严重的情况下,甚至还会引起系统的功能错误。在芯片的设计迭代过程中为了更好地解决系统噪声问题,需要对芯片内部的噪声进行测量和分析。然而片上噪声功率谱的带宽可以从直流延展到上百GHz,由于片内走线和芯片封装的寄生电阻、电容和电感的存在,使得很难在片外测量到片内噪声的准确值。所以在需要更加准确地了解片上噪声特性,尤其是更加关心噪声高频特性的场景下,在片上完成噪声测量是十分必要的,也是一个值得被深入研究的方向。本文首先对片上噪声测量技术的基本原理和方法进行了介绍和分析。主要对不同的测量方法的原理,以及测量不同噪声特性所对应的电路结构进行了整理分类,并详细地分析和系统地总结了早期有代表性的片上噪声测量工作以及它们的优缺点。然后本文针对如何减少测量时间和提高测量精度,提出了结合压缩感知（Compressed Sensing,CS）技术的基于压控振荡器（Voltage Controlled Oscilator,VCO）的片上电源噪声功率谱测量系统的设计方案。设计过程中主要的创新点包括:1)通过理论研究,证明了自协方差函数比自相关函数在噪声测量系统中可以获得更低的噪底,同时可以消除测量系统自身引入的噪声,并通过芯片测试结果验证了理论分析的正确性。2)设计了一种无需额外干净的电源和参考电压的基于VCO的6-level量化器,以实现对具有高增益VCO的输出信号进行六个等级的量化,有效提高了片上噪声测量系统的测量精度。3)为了进一步提高测量系统的精度,利用VCO相位噪声作为自然的扰动,提出一种多个子量化器并行量化结构。4)由于片上电源域中具有周期平稳特性的噪声在频域上具有稀疏的特点,所以可以用压缩感知技术进一步减少测量时间。在自相关采样时钟生成电路中,提出了一种非等间距采样时钟模式,实现的压缩测量。5)设计一款无需校准的自相关采样时钟发生器,同时发现并移除了传统自相关采样时钟生成电路中对时钟采样率的限制,有效提高了测量系统的采样率以减小测量时间。以上设计通过40nm CMOS工艺进行了流片和测试,验证了片上噪声测量系统的创新思路。此芯片测量带宽为20GHz,在CS模式下,可以获得0.23μV2/√（MHz）的噪底,对应的频谱精度为2MHz,测量时间为21s。本文提出的设计的性能指标在电源噪声测量领域已达到国内外的先进水平。